Главная | Обратная связь

Двоично-десятичные коды

ВВЕДЕНИЕ

 

Микроэлектроника является одной из наиболее быстро развивающихся областей науки и техники. Непрерывно улучшаются технические и расширяются функциональные возможности микроэлектронных изделий – интегральных микросхем. Совершенствование микросхем достигается благодаря прогрессу во всех трех основных разделах микроэлектроники – физике, технологии и схемотехники.

В настоящее время невозможно найти какую-либо отрасль промышленности, в которой не использовались бы электронные приборы или электронные устройства измерительной техники, автоматики и вычислительной техники. Причем тенденция развития такова, что доля электронных информационных устройств и устройств автоматики непрерывно увеличивается. Это является результатом развития интегральной технологии, внедрение которой позволило наладить массовый выпуск дешевых, высококачественных, не требующих специальной настройки и наладки микроэлектронных функциональных узлов различного назначения.

На основе больших и сверхбольших интегральных схем созданы и выпускаются микропроцессоры и микропроцессорные комплекты, представляющие собой вычислительную машину или ее основные узлы, изготовленные в одном корпусе или в нескольких малогабаритных корпусах. Данные микросхемы позволяют реализовать большое количество разнообразных операций по обработке цифровых сигналов без каких-либо изменений в технологии их изготовления.

Важнейшей задачей, решаемой с помощью методов и средств микросхемотехники, является схемотехническая разработка новых типов интегральных схем. Исходное техническое задание на проектирование микросхемы содержит описание функций, которые она должна выполнять в электронной аппаратуре, и требование к ее основным параметрам. Конечным результатом проектирования является такое представление микросхемы, используя которое можно изготовить ее образцы. Такой формой представления являются чертежи фотошаблонов и комплект конструкторской документации, необходимые для изготовления микросхемы.

Целью данного курсового проекта является проектирование двоичнодесятичного счетчика с преобразователем кодов на выходе в соответствии с современными требования мимикросхемотехники.

АНАЛИТИЧЕСКИЙ ОБЗОР

Двоично-десятичные коды

 

Для представления информации в десятичной системе счисления и выполнения операций над десятичными числами в цифровых устройствах используется двоично-десятичное кодирование, при котором каж­дая десятичная цифра представ­ляется группой двоичных цифр. Число битов в таких группах строго фиксируется (их должно быть не менее четырех) с сохра­нением всех левых нулевых раз­рядов. В практике исполь­зуется несколько разновиднос­тей двоично-десятичных кодов сохраняющих свое значение благодаря полезным специфическим особенностям[1].

Минимальное число двоичных разрядов для эквива­лентного отображения десятичных цифр определяется как m_min=log₂N_p, где N_p=10 –число десятичных цифр (количество сообщений). Таким образом, m_min=log₂10≈3,33 разряда, что после округления до бли­жайшего большего целого дает четыре разряда.

При т=4 количество кодовых комбинаций двоичных символов оказывается равным N=2⁴=16, поэтому шесть комбинаций избыточны. Другими словами, БДК при т=4 будет более мощным, чем это нужно для пред­ставления десятичных цифр 0–9. Если же принять т=3, двух комбинаций будет недоставать. В первом слу­чае можно исключить любые шесть комбинаций, что при­водит к огромному количеству вариантов построения БДК, определяемому числом размещений из N элемен­тов по N_p.Таким образом, в принципе может быть получено около 30 млрд. БДК (включая и совершенно лишенные практического смысла).

Если ограничиться весомозначными кодами (практическое применение находят только такие БДК), у которых для любой десятичной цифры х_i справедливо соотношение х_i=q₃S₃+q₂S₂+q₁S₁+q₀S₀ где S_i - целые числа (веса разрядов тетрады); q_i - двоичные символы разрядов тетрады, то можно прийти к следующему условию: вес любого разряда не должен превышать больше чем на единицу сумму весов предыду­щих (младших) разрядов.

Исходя из этого общего условия формулируются правила построения БДК:

– первый от конца весовой коэффициент должен быть равен единице (S_i=1) – для возможности отобра­жения в БДК десятичной цифры 1;

– второй весовой коэффициент должен быть равен единице или двум (S₂=1 или S₂=2) – для кодирова­ния, цифры 2;

– оставшиеся веса S₃ и S₄ подбираются таким обра­зом, чтобы для их суммы выполнялись условия: S₃+S₄≥6 при S₂=2 или S₃+S₄≥7 при S₂=1, что позволяет закодировать остальные десятичные цифры от 3 до 9.

Правилам 1–3 будут удовлетворять только 17 видов БДК целыми и положительными весами. Заданные по условию коды 4-4-2-1 и 6-2-2-1 так же соответствуют этим основным правилам и могут быть использованы для вычислений и кодирования информации в различных устройствах.

 

Таблица 1.1.1 – БДК 4-4-2-1

БК	цифра
				изб.
				изб.

 

Таблица 1.1.2 – БДК 6-2-2-1

БК	цифра
				изб.
				изб.

 

В ряде случаев важной задачей является обоснован­ный выбор конкретного варианта данного БДК, оказы­вающим существенное влияние на некоторые характери­стики преобразователей БК в БДК и обратно (аппара­турные затраты, экономичность, быстродействие и др.). Составление вариантов кода сводится, по существу, к перебору всех возможных сочетаний двоичных комбина­ций, которыми могут быть закодированы одни и те же десятичные цифры.

Видно, что многовариантность кода связана с равенством веса двух нижних разрядов. Тогда для удобства выберем код, в котором 1₁₀ кодируется единицей низшего разряда или где цифра отображается одной единицей. Тогда получим следующие таблицы для выбранных кодов (табл. 1.1.3, табл. 1.1.4):

 

 

 

 

Таблица 1.1.3 – БДК 4-4-2-1

БК	цифра
				изб.
				изб.
				изб.
				изб.
				изб.
				изб.

 

 

Таблица 1.1.4 – БДК 6-2-2-1

БК	цифра
				изб.
				изб.
				изб.
				изб.
				изб.
				изб.

 

Если БДК предполагается использовать в качестве основного, т. е. арифметического, а не посылочного кода в ЭВМ, то выбранное двоично-десятичное представление, строго говоря, должно удовлетворять следующим пяти требованиям:

– однозначность соответствия каждой десятичной цифре двоичной тетрады (единственность представления десятичных цифр). Это требование связано с эффектив­ностью процессов кодирования – декодирования;

– упорядоченность первого рода, заключающаяся в том, что большим десятичным цифрам ставятся в соот­ветствие большие тетрады (или наоборот). Выполнение этого требования необходимо для операции сравнения чисел в БДК;

– четность, когда четным десятичным цифрам соот­ветствуют четные тетрады (или наоборот). Четность, называемая упорядоченностью второго рода, способствует безошибочному округлению чисел БДК, а также упрощает некоторые арифметические (деление, извлечение корня) и логические операции;

– самодополняемость, или требование дополнительности, облегчающее алгебраическое сложение в обратном и дополнительном кодах;

– однозначность каждого разряда тетрады, или, по-другому, весомозначность. Это требование состоит в том, что одноименные разряды всех тэтрад должны иметь один и тот же вес, представленный целым числом.

 

Триггеры

Триггером называется логическое устройство с двумя устой­чивыми состояниями. Выходной сигнал на выходе такого устрой­ства зависит не только от входных сигналов, действующих в дан­ный момент, но и от сигналов, воздействовавших в предыдущий момент времени. Триггеры – элементарные автоматы, содержащие собственно элемент памяти (фиксатор) и схему управления. Фиксатор строится на двух инверторах, свя­занных друг с другом "накрест", так что выход одного соединен с входом дру­гого. Такое соединение дает цепь с двумя устойчивыми состояниями (рисунок 1.2.1). Действительно, если на выходе инвертора 1 имеется логический ноль, то он обеспечивает на выходе инвертора 2 логическую единицу, благодаря которой сам и существует. То же согласование сигналов имеет место и для второго со­стояния, когда инвертор 1 находится в единице, а инвертор 2 – в нуле. Любое из двух состояний может существовать неограниченно долго.

 

 

Рисунок 1.2.1 – схемы фиксаторов с входами управления на элементах И-НЕ и ИЛИ-НЕ

 

Переходное состояние, в котором инверторы активны, неустойчиво. Это можно показать, имея в виду, что напряжения в любой цепи не являются идеально по­стоянными, а всегда имеют место флуктуации. Флуктуации обязательно приве­дут фиксатор в одно из двух стабильных состояний, т. к. из-за наличия в схеме петли положительной обратной связи любое изменение режиме вызывает про­должение в том же направлении, пока фиксатор не перейдет в устойчивое со­стояние, когда петля обратной связи как бы разрывается вследствие потери инверторами усилительных свойств (переход в режимы отсечки и насыщения, свойственные устойчивым состояниям).

Чтобы управлять фиксатором, нужно иметь в логических элементах допол­нительные входы, превращающие инверторы в элементы И-НЕ либо ИЛИ-­НЕ. На входы управления поступают внешние установочные сигналы.

Установочные сигналы показаны на рисунке 1.2.1 штриховыми линиями. Буквой R латинского алфавита (от Reset) обозначен сигнал установки триггера и ноль (сброса), а буквой S (от Set) — сигнал установки в состояние логической единицы (установки). Состояние триггера считывается по значению прямого выхода, обозначаемого как Q. Чаще всего триггер имеет и второй выход с инверсным сигналом. Для фиксатора на элементах ИЛИ-HЕ ус­тановочным сигналом является единичный, поскольку только он приводит логический элемент в нулевое состояние независимо от сигналов на других входах элемента. Для фиксатора на элементах И-НЕ установочным сигна­лом является нулевой, как обладающий тем же свойством однозначно зада­вать состояние элемента независимо от состояний других входов.

По логическому функционированиюразличают триггеры типов RS, D, Т, JК. Кроме того, используются комбинированные триггеры, в которых совмещаются одновременно несколько типов, и триггеры со сложной входной логикой (группами входов, связанных между собой логическими зависимостями).

Триггер типа RS имеет два входа – установки в единицу (S) и установки в ноль (R).Одновременная подача сигналов установки S и сброса R не попускается (эта комбинация сигналов называется запрещенной)

Триггер типа D (от слова Delay – задержка) имеет один вход (D). Его состояние повторяет входной сигнал, но с задержкой, определяемой тактовым сигналом.

Триггер типа Т изменяет свое состояние каждый раз при поступлении вход­ного сигнала. Имеет один вход (T), называется триггером со счетным входом или счетным триггером.

Триггер типа JK универсален, имеет входы установки (J) и сброса (К), подоб­ные входам триггера RS. В отличие от последнего, допускает ситуацию с од­новременной подачей сигналов на оба эти входа (J=К=1). В этом режиме работает как счетный триггер относительно третьего (тактового) входа.

В комбинированных триггерах совмещаются несколько режимов. Например, триггер типа RST — счетный триггер, имеющий также входы установки и сброса.

Примером триггера со сложной входной логикой служит JK-триггер с груп­пами входов J₁J₂J₃ и К₁К₂К₃. соединенными операцией конъюнкция: J=J_IJ₂J_3, K=K_IK₂K₃.

По способу записи информации различают асинхронные (нетактируемые) и син­хронные (тактируемые) триггеры.В нетактируемых переход в новое состояние вызывается непосредственно изменениями входных информационных сигналов. В тактируемых, имеющих специальный вход, переход происходит только при подаче на этот вход тактовых сигналов. Тактовые сигналы назы­вают также синхронизирующими, исполнительными, командными и т. д. Обозначаются они буквой С (от слова Clock).

По способу восприятии тактовых сигналов триггеры делятся на управляемые уровнем и управляемые фронтом. Управление уровнем означает, что при одном уровне тактового сигнала триггер воспринимает входные сигналы и реагирует на них, а при другом не воспринимает и остается в неизменном состоянии. При управлении фронтом разрешение на переключение дается только в мо­мент перепада тактового сигнала (на его фронте или спаде). В остальное время независимо от уровня тактового сигнала триггер не воспринимает входные сигналы и остается в неизменном состоянии. Триггеры, управляемые фрон­том, называют также триггерами с динамическим управлением.

Динамический вход может быть прямым или инверсным. Прямое динамическое управление означает разрешение на переключение при изменении тактового сигнала с нулевого значения на единичное, инверсное – при изменении истового сигнала с единичного значении на нулевое.

По характеру процесса переключения триггеры делятся на одноступенчатые и двухступенчатые. В одноступенчатом триггере переключение в новое состояние происходит сразу, в двухступенчатом – по этапам. Двухступенчатые триггеры состоят из входной и выходной ступеней. Переход в новое состояние происходит в обеих ступенях поочередно. Один из уровней тактового сигнала разрешает прием информации во входную ступень при неизменном состоянии выход­ной ступени. Другой уровень тактового сигнала разрешает передачу нового состояния из входной ступени в выходную.

JK-триггерхарактеризуется таблицей состояний 1.2.1. Он отли­чается от RS-триггера тем, что при поступлении па входы комби­нации J=K=1 меняет состояние выхода на противоположное: Qⁿ⁺¹ = Q. Таким образом, JK-триггер не имеет запрещенных ком­бинаций входных сигналов, которые следовало бы исключать при работе цифровых систем.

 

Таблица 1.2.1 – таблица состояний JK-триггера

J	K	Qn+1
		Qn
		Qn

 

Так же как RS-триггер, JK-триггер может быть асинхронным, синхронизируемым уровнем или фронтом. На прак­тике обычно используются JK-триггеры, синхронизируемые фрон­том (рисунок 1.2.2).

 

а) б)

Рисунок 1.2.2 – условное обозначение синхронизируемого фронтом JK-триггера (а) и JK-триггера выполняющего логические функции на входе (б)

 

JK-триггер, использующий задержку, изображен на рисунке 1.2.3. Такая схема использована, например, в микросхемах К531ТВ9, К555ТВ9 и др. Триггер не реагирует на фронт синхросигнала, а изменяет состояние своего выхода по срезу синхросигнала. Отсутствие измене­ний выхода при изменении J-входа при С=1 гово­рит об отсутствии проскока фронта. То, что изме­нения J-входа при С=1 не запоминаются никакой груп­пой элементов, говорит о том, что триггер не обладает и свойством захвата. Таким образом, это непроницаемый триггер, т.е. триггер, переключаемый перепадом, в данном случае отрицательным.

 

 

Рисунок 1.2.3 – структурная схема JK-триггера, использующего задержку

Для правильной работы схемы задержка входных элементов 1 и 2 должна быть больше суммы задержек обоих элементов И-ИЛИ-НЕ, т.е. больше задержки переключения выходного RS-триггера. Схе­ма не является противогоночной, и такие триггеры можно строить, лишь когда есть возмож­ность выдерживать двусторонние допуски на значения за­держек элементов, т.е. контролировать как максимальные, так и минимальные их значения.

Достоинством рассматриваемой схемы является также нулевое значение времени выдержки t_вд. Правда, это до­стигается ценой увеличения времени подготовки t_пд, по­скольку в состав этого интервала входит задержка одного из входных вентилей.

Асинхронный R-вход с активным низким уровнем в JK-триггерах рассмотренного типа заводят на дополнительные конъюнктивные входы сразу трех элементов: 1, 6 и 7.

Счетчики