Главная | Обратная связь

ЛОГИЧЕСКИЙ ЭЛЕМЕНТ «2ИЛИ-НЕ». ЭЛЕМЕНТ ПИРСА

Данный логический элемент является инверсией результата логического сложения и описывается логическим уравнением На рис. 11.6, а и б представлена схема построения элемента, его условное обозначение. При включении любого выключателя происходит шунтирование нагрузки (лампочки), которая в момент включения гаснет. На основании логического уравнения легко доказать, что данный элемент осуществляет логическое отрицание результата логического сложения. Данный элемент носит название элемента Пирса и применяется для построения интегральных триггеров в качестве коммутатора логических сигналов.

Обозначение его на зарубежных схемах NOR.

 

11.7. СЛОЖНЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ «2Х2И-2ИЛИ-НЕ»

 

Данный логический элемент является комбинацией простых логических элементов, которыми реализуется сложная логическая функция с 4 входами и одним выходом рис. 11.7.

Реализация сложного логического элемента на простых элементах показана на рис. 11.7 а. Условное обозначение элемента на схемах показано на рис. 11.7, б. Таблица истинности (рис.11.7, в) имеет незаконченный вид для самостоятельной работы. Ее следует заполнить самостоятельно (рис. 11.7, г).

Такой сложный логический элемент описывается следующим логическим уравнением:

Получить таблицу истинности можно, анализируя работу простых элементов описанных выше.

На практике можно встретить и другие комбинации логических элементов, реализующие сложные функции, но приведенные выше логические элементы наиболее часто встречаются в цифровых схемах и являются базовыми для построения сложных логических схем.

 

12. ИНТЕГРАЛЬНЫЕ ТРИГГЕРЫ

 

12.1. ОБЩИЕ ВОПРОСЫ

 

В вычислительной технике особая роль отводится элементам памяти, т.е. элементам, способным хранить информацию. Для построения схем памяти можно применить простые и сложные логические элементы, которые способны запоминать введенную в них информацию при определенной схеме их включения. Активными логическими уровнями для элемента ИЛИ-НЕ является логическая единица, а для элемента И-НЕ – логический ноль.

Такие логические уровни, которые, действуя на одном из входов элемента, однозначно задают логический уровень, на его выходе независимо от уровней на других входах называются активными логическими уровнями. Уровни, обратные активным, называются пассивными уровнями. Определенная схема включения простых элементов с содержанием обратных связей способна хранить информацию. Такая схема называется триггером.

Триггер (от англ. Trigger ) – спусковой крючок.

Триггеры имеют два выхода, один из которых называется прямым Q, а второй инверсным . Состояние обоих выходов триггера всегда противофазно т.е. если на одном из выходов логический ноль, то на втором выходе единица или наоборот.

Триггеры снабжаются различными типами входов, которые приведены ниже.

R - (от англ. RESET) –раздельный вход установки прямого выхода триггера в состояние 0.

S - (от англ. SET) –раздельный вход установки выхода триггера в состояние 1.

К – вход установки выхода универсального триггера в состояние 0.

J - вход установки универсального выхода триггера в состояние 1

Т - счетный вход.

D - (от англ. DELAY) информационный вход установки выхода триггера в состояние, соответствующее уровню на этом входе.

С - исполнительный управляющий (синхронизирующий) вход.

V - разрешающий, управляющий вход.

По характеру реакции на входные сигналы триггеры делятся на 2 типа:

асинхронные и синхронные.

 

12.2. АСИНХРОННЫЙ RS – ТРИГГЕР С ПРЯМЫМИ ВХОДАМИ

В современной электронике широкое распространение получили интегральные триггеры, особенностью которых является совмещение в одном корпусе интегральной микросхемы нескольких логических элементов рис. 12.1, а.

Рассмотрим работу интегрального триггера, построенного на логических элементах 2ИЛИ-НЕ (рис. 12.1).

Пусть на входах S и R действуют пассивные для логического элемента ИЛИ-НЕ уровни логического 0, которые не влияют на состояние триггера. Пусть в состоянии нуля находится выход Q и в состоянии единицы выход . При подаче на вход S логической единицы произойдет опрокидывание элемента на противоположное состояние, т.е. в состояние логического нуля, тогда на входах второго элемента окажутся два логических нуля, которые переведут этот триггер в состояние логической единицы. Триггер опрокинется и состояния его выходов окажутся противоположными предыдущему т.е. Q =1 и

Значок «П» означает предыдущее состояние. Значок (´) означает запрещенную комбинацию входных переменных для данного типа триггера. Логическая функция выходного сигнала может быть записана Эта функция описывает элемент памяти, коим и является триггер.

Для записи логического нуля на выход Q необходимо на вход R подать логическую единицу.

При комбинации триггер переходит в неопределенное состояние, и состояние выхода может оказаться произвольным после прекращения одновременной подачи логических единиц на вход триггера.

 

 

12.3. АСИНХРОННЫЙ RS –ТИРГГЕР С ИНВЕРСНЫМИ ВХОДАМИ

Данный тип триггера строится на базовых логических элементах И-НЕ, активными уровнями которого являются логические нули. Для того, чтобы активными были, как и в предыдущем случае, входные сигналы и , будем считать, что на входы подаются инверсии и . При подаче активного уровня ( ) на выходах первого триггера установиться уровень , на выходе второго элемента =0 и триггер оказывается установленным в состояние логической единицы. При подаче активного уровня ( ) триггер установится в состояние логического нуля, как и в случае триггера с прямыми входами. Одновременная подача активных уровней (логического нуля) на оба входа запрещена из-за непредсказуемости выходного состояния. Диаграмма состояний и таблица истинности приведены ниже на рис. 12.2, г.

В данном триггере активными уровнями являются логические нули, в то время как в предыдущем триггере активными уровнями были логические единицы. Логическая функция выходного сигнала может быть записана Функция имеет признаки элемента памяти, которым и является триггер.

 

12.4. СИНХРОННЫЙ ОДНОТАКТНЫЙ RS–ТРИГГЕР

Синхронным считают такой триггер, запись информации в который производится с разрешения синхроимпульса по входу С (рис. 12.3.) Существуют синхронные RS–триггеры в которых активные уровни – логические единицы, но можно управлять этим триггером и как асинхронным RS–триггером с инверсными входами (рис.12.3, б).

Диаграмма состояний такого триггера изображена на рис 12.3, в.

Шины триггера с инверсными входами (показаны пунктиром на рис 12.3, а).

Синхронный RS-триггер можно построить по несколько иной схеме. Основной RS-триггер (рис. 12.3, а) построен на элементах 2И-НЕ, но можно установить схему на элементах 2ИЛИ-НЕ, но входные элементы 2И-НЕ следует заменить на элементы 2И. Диаграмма состояний и таблица истинности в обоих схемах одинаковы.

 

12.5. ДВУХТАКТНЫЙ RS – ТРИГГЕР

Надежность и устойчивость работы триггера возможна в том случае, если информация, занесенная в триггер, будет записана дважды, т.е. в два триггера. На рис. 12.4. показана схема двухтактного RS– триггера. Реализовать такой триггер на простых элементах можно, сформировав два RS–триггера. Связь между триггерами осуществляется через прямые и инверсные выходы. Тактовые входы триггеров связаны между собой через инвертор, который позволяет в первый такт записать информацию в первый триггер, а затем перезаписать ее во второй.

Двухтактный триггер строится на двух интегральных синхронных RS–триггерах, схема которых приведена на рис 12.5.

С приходом синхроимпульса на вход С первого триггера информация записывается в первый триггер. При наличии синхроимпульса (логической единицы) на первом входе на выходе логического элемента НЕ - логический ноль, т.е. во второй триггер информация не записывается. При спаде синхроимпульса на первом входе (с логической единицы на логический ноль) на выходе логического элемента НЕ (на синхровходе второго триггера) появляется логическая единица. Выходы первого триггера подключены ко входу второго триггера, поэтому информация с первого триггера перезапишется во второй. Запись информации на входе двухтактного триггера запишется на его выход в два этапа. На рис 12.3, б. представлена диаграмма состояний двухтактного синхронного RS–триггера. Синхровход первого триггера на диаграмме состояний обозначен С₁, а прямой выход первого триггера обозначен Q₁. Выход первого триггера является входом второго триггера S.

Диаграмма состояний синхровхода второго триггера обозначена С₂ и диаграмма состояний прямого выхода второго триггера обозначена Q₂.

12.6. D - ТРИГГЕРЫ

D –

 

 

D-триггеры применяются для приема информации по одному входу, который называется информационным. D – триггеры осуществляют задержку записи информации на выход триггера (от англ. Delay – задержка) рис. 12.6.

Реализовать функцию задержки записи информации и притом только с одного входа с разрешения синхроимпульса можно с использованием асинхронного RS-триггера рис. 12.6.

D – триггер можно сформировать и на основе синхронного RS–триггера (рис. 12.7.). Для исключения запрещенной комбинации введен инвертор.

Диаграммы состояний обоих D–триггеров выглядят одинаково Вход D является информационным, связанным с входом S синхронного RS–триггера. Инвертор, включенный между входами S и R позволяет избежать запрещенной комбинации .

При подаче на синхровход С логической единицы RS–триггер запишет на выход то, что в данный момент поступает на информационный вход.

При логической единице на информационном входе на выход запишется логическая единица, а при логическом нуле - на вход R поступает логическая единица через инвертор и на выход Q запишется логический ноль.

 

12.7. ДВУХТАКТНЫЙ D -ТРИГГЕР

 

Строится на основе двух D–триггеров, имеющих противофазную связь через элемент НЕ по входам синхронизации (рис. 12.8). Запись информации во второй триггер происходит после окончания синхроимпульса.

 

12.8. DV - ТРИГГЕР

DV-триггер кроме входа синхронизации имеет вход разрешения синхронизации – V. Схема простейшего варианта DV–триггера представлена на рис.12.9. Логический элемент И разрешает прохождение синхроимпульсов на вход триггера. Внимательное изучение диаграммы состояний позволяет сделать заключение – триггер переключается не только с разрешения синхронизирующего входа, но и работает с разрешения входа V.

12.9. ДВУХТАКТНЫЙ DV - ТРИГГЕР

Схема такого триггера представлена на основе двухтактного синхронного RS–триггера рис. 12.10. Диаграмма состояний этого триггера может быть построена по уже известным диаграммам синхронного триггера - логического элемента И и инвертора НЕ.

 

12.10. СТАИЧЕСКИЕ И ДИНАМИЧЕСКИЕ ТРИГГЕРЫ

Если с приходом синхроимпульса опрокидывание триггера происходит в момент появления фронта, то такой триггер называется динамичсеким. Известно, что активными уровнями синхроимпульса могут быть как логические единицы так и логические нули. Для того, чтобы отличать эти триггеры друг от друга вводятся следующие обозначения рис.12.11.

 

В случае рис. 12.11, б на синхровходе C D–триггера всегда находится логическая единица и момент ее спада является сигналом синхронизации для управления работой D -триггера.

Триггеры, не имеющие на синхровходе наклонной черты, являются статическими и опрокидывание таких триггеров происходит после окончания синхроимпульса.

 

12.11. Т – ТРИГГЕРЫ

 

Т–триггеры называют делителями на 2 или счетными триггерами. Существует несколько схем Т– триггеров. Работу некоторых из них мы рассмотрим.

Т–триггер имеет один вход, называемый счетным. Работа такого триггера основана на перезаписи информации в триггер, которая становится инверсной по отношению к той, которая была записана в предыдущем случае. Рассмотрим работу Т–триггера на основе схемы рис. 12.12, а.

Пусть на выходе Q находился логический ноль, тогда на инверсном выходе находилась логическая единица, которая передается на вход S и с приходом синхроимпульса триггер опрокинется и запишет на выход Q логическую единицу.

После опрокидывания триггера логическая единица окажется на входе R, который соединен перемычкой с выходом Q. С приходом синхроимпульса триггер опрокинется в состояние инверсное предыдущему. Работа D–триггера в режиме счетного триггера почти не отличается от работы синхронного RS–триггера. Информационный вход D соединен с инверсным выходом Q триггера. Такая коммутация приводит к тому, что информационном входе D–триггера всегда находится состоянии, инверсном выходному состоянию триггера на данный момент времени. Если на прямом выходе триггера логический ноль то на информационном входе логическая единица, взятая с инверсного выхода. С приходом синхроимпульса триггер опрокинется и запишет на прямой выход логический ноль, а на входе D появиться логическая единица для последующей ее записи в триггер. Диаграмма состояний такого триггера показана на рис. 12.15, в.

 

 

12.12. ДВУХТАКТНЫЕ Т – ТРИГГЕРЫ

Такие триггеры строятся на основе двух однотактных триггеров, в которых запись информации происходит в первый триггер, а затем перезапись информации во второй триггер рис. 12.13.

 

12.13. JК-ТРИГГЕРЫ

JK-триггер считают универсальным. На его основе можно построить любой из выше перечисленных триггеров. Структура такого триггера приведена на рис. 12.14 из которого следует, что состояние Q, в котором устанавливается триггер, определяется не только уровнями на информационных входах J и K, но и предыдущим состоянием . Это обстоятельство позволяет построить триггер с применением двух RS-триггеров. Один из триггеров хранит предыдущее состояние Q₀. Снимаемые с его выхода уровни Q и совместно с информационными сигналами входов J и К используются для формирования состояния Q во втором RS-триггере.

Из рис. 12.14, а видно, что два RS-триггера с элементами И на входе образуют синхронные RS-триггеры. При уровне триггер Т₁ не реагирует на входные сигналы входов J и К. На синхронизирующий вход второго триггера подается логическая единица, и триггеру Т₂ передается состояние первого триггера. Состояния обоих триггеров совпадают.

При на синхронизирующий вход второго триггера через инвертор подается 0 и логическая связь между триггерами прекращается. На первом триггере остается предыдущее состояние.

Инверсные входы R и S возможны при построении второго асинхронного RS–триггера на элементах И-НЕ.

Универсальный JK-триггер можно построить и на совер шенно иной элементной базе, при этом управление таким триггером будет осуществляться не логическими единицами а логическими нулями, являющимися для данного триггера активными уровнями.

Разнообразие триггеров очень велико. Это могут быть комбинированные триггеры, собранные на базе одной интегральной микросхемы или состоящие из разнотипных триггеров.

Могут быть собраны триггеры и с различным активными уровнями управления – логическими единицами или нулями. JK-триггеры могут быть и двухтактными.

На рис. 12.16 приведены схемы, по которым может быть реализован любой тип триггера на основе универсального JK-триггера. Рассмотрим вариант использования двухтактного JK-триггера в качестве различных типов других триггеров:

а) D-триггер, б) синхронный Т-триггер, в) асинхронный Т-триггер, д) синхронный RS-триггер, г) – асинхронный RS-триггер с инверсными входами. Функцию переходов JK-триггера можно представить в виде логических Булевых функций

Отсюда следует, что JK-триггер не имеет запрещенных комбинаций входа .

При , т.е. при запрещенных комбинациях входных переменных, триггер переходит в состояние противоположное предыдущему.

Многообразие интегральных триггеров позволяет формировать схемы со сложными функциями. Учитывая то, что любой интегральный триггер является элементом памяти, можно построить схемы быстродействующей – оперативной памяти.

Для управления работой объектов регулирования можно построить такие схемы, на основе которых объект будет управляться по заданной программе.

В дальнейшем будет рассмотрен вопрос применения интегральных триггеров в организации различных видов памяти.

В разделе «Интегральные триггеры» мы рассмотрели работу различных простых и комбинированных триггеров. Несмотря на универсальность JK-триггеров они не так популярны как другие триггеры. Наиболее часто применяются D-триггеры, не имеющие запрещенных комбинаций входов. Часто применяются комбинированные интегральные триггеры содержащие D-триггер и асинхронный RS-триггер. Сложность применения JK-триггеров в том, что они имеют много комбинаций входных сигналов. Зачастую не все комбинации этих сигналов можно предусмотреть при работе триггера.